##  [Latch‑Up (CMOS‑Latch‑Up)](/de/node/65606) 

 Definition

Ein niederohmiger, selbst-erhaltender Leitungszustand in CMOS‑Integrierten, hervorgerufen durch Aktivierung parasitärer p‑n‑p und n‑p‑n Transistorpaare (einen parasitären Thyristor bzw. SCR), die einen Strompfad zwischen den Versorgungsschienen bilden; er wird durch Ladungsinjektion oder Überspannungen ausgelöst und bleibt bestehen, bis der Strom unterbrochen oder begrenzt wird, was thermische Schäden oder Bauteilausfall zur Folge haben kann.

 

 

 

 

 

 





## Prinzip

Prinzip

Die CMOS‑Prozessgeometrie bildet benachbarte p‑ und n‑dotierte Bereiche, die parasitäre komplementäre Transistorpaare erzeugen; werden diese parasitären Transistoren leitend, entsteht positive Rückkopplung, die die Schaltung in einen SCR‑artigen leitenden Zustand verriegelt — Prävention erfolgt durch Layout (Guard‑Ringe, Well‑Ties), Dotierung und Prozessentscheidungen sowie durch Strombegrenzung, nicht allein durch transienten Filterschutz.

 

 

 

 

 





## Demonstration

Demonstration

Illustratives Szenario — Situation: eine Eingangspinne eines Bulk‑CMOS‑Bausteins erfährt einen ESD‑Impuls, der Ladung in den Substrat injiziert. Erkennung: die Versorgung zieht massiv höheren Strom und bleibt hoch, während die Funktion ausfällt. Handlung: Abschalten der Versorgung oder Auslösen eines Strombegrenzers. Folge: bei anhaltendem Strom droht lokale Erwärmung und Zerstörung von Junctions oder Metallisierung; mit geeigneter Layout‑ und Substratbindung wird die Transiente abgeleitet und Latch‑Up vermieden.

 

 

 

 

## Fehlanwendung

Fehlanwendung

Latch‑Up mit nicht‑destruktivem transientem Upset (z. B. Single‑Event‑Upset) zu verwechseln oder davon auszugehen, dass vorhandene ESD‑Schutzdioden Latch‑Up vollständig verhindern; der semantische Fehler ist, nicht zu erkennen, dass Latch‑Up eine andauernde parasitäre SCR‑Leitung ist, die Substrat‑ und Well‑Aspekte sowie Strommanagement erfordert.

 

 

 

 

 





## Konsequenz

Konsequenz

Unentdecktes Latch‑Up kann zu katastrophalem Bauteilversagen, thermischem Durchgehen und Systemausfällen führen; die Berücksichtigung von Latch‑Up beeinflusst Prozesswahl, Die‑Layout, I/O‑Schutz und Systemstrombegrenzungsstrategien und kann Kompromisse bei Leistung oder Fläche erzwingen.

 

 

 

 

## Umkehrung

Umkehrung

Halbleitertechnologien mit Geräteisolation vom Substrat (z. B. SOI) oder solche mit tiefen Wells und kräftig gebundenen Substraten reduzieren oder eliminieren die Latch‑Up‑Anfälligkeit weitgehend; zudem können robuste Strombegrenzungen ein Latch‑Up‑Ereignis nicht‑destruktiv machen, obwohl die Funktion unterbrochen ist.

 

 

 

 

 





## Abgrenzung

Abgrenzung

Deutlich innerhalb: Bulk‑CMOS‑Bausteine, in denen parasitäre pnp‑ und npn‑Strukturen einen internen Thyristor zwischen VDD und VSS bilden können. Randfall: teilweise isolierte Wells mit einigen Substratbindungen — Latch‑Up‑Risiko reduziert, aber abhängig von Layout und Transientenstärke. Deutlich außerhalb: diskrete Schaltungen, die als Thyristoren ausgelegt sind, oder gut isolierte SOI‑Bauteile, bei denen der parasitäre SCR‑Pfad fehlt oder vernachlässigbar ist.

 

 

 

 

 





## Semantische Spannung

Semantische Spannung

Dichte/Leistung versus Robustheit — aggressive Skalierung und dichte Layouts erhöhen Performance und Integration, können jedoch die Latch‑Up‑Anfälligkeit verstärken, sofern nicht durch Prozessisolation oder Layoutmaßnahmen kompensiert wird, wodurch ein Zielkonflikt zwischen Miniaturisierung und Latch‑Up‑Robustheit entsteht.

 

 

 

 

 





## Synthese

Synthese

Latch‑Up ist ein parasitärer, positiv rückgekoppelter Leitungsmodus; wirksame Gegenmaßnahmen erfordern koordinierte Entscheidungen in Prozess, Layout und Systemschutz und lassen sich nicht durch ein einzelnes Schutzmittel ersetzen.