Un état déclenché par les radiations dans un dispositif semi‑conducteur où une structure thyristor parasitaire (PNPN) s'active, créant un chemin de conduction auto‑entretenu à fort courant entre les rails d'alimentation ; sans coupure ou limitation rapide du courant, cela peut provoquer des dommages thermiques ou une défaillance permanente.

Principe

Le SEL démarre lorsqu'une injection de charge ou des courants transitoires polarisent en direct les jonctions base‑émetteur d'éléments bipolaires parasitaires, verrouillant le thyristor parasitaire ; l'événement nécessite un chemin conducteur et une tension d'alimentation et se maintient tant que le courant n'est pas ramené sous le courant de maintien du thyristor.

Démonstration

Scénario illustratif (hypothétique) : Un ion lourd frappe une puce CMOS sur substrat massif et active des transistors bipolaires parasitaires, entraînant un courant de latch‑up qui élève la température de la puce. Un détecteur de surintensité coupe l'alimentation rapidement et réinitialise le composant sans dommage ; si le courant avait persisté, la limite thermique du boîtier aurait pu être dépassée et la panne être permanente.

Mauvaise application

Penser que le SEL se corrige par correction d'erreurs logique ou par redémarrage logiciel. Cette erreur néglige que le SEL est une conduction destructive dans le domaine d'alimentation nécessitant une limitation matérielle du courant, une coupure d'alimentation ou un durcissement processuel.

Conséquence

Le SEL peut provoquer une surintensité immédiate, un échauffement local, la fusion possible de la métallisation ou des dommages diélectriques et peut se propager via la perturbation des rails d'alimentation. Les atténuations comprennent des options de procédé (SOI, anneaux de garde), des mesures de circuit (limiteurs de courant, coupe‑alimentation rapide), la qualification et la surveillance opérationnelle.

Inversion

Les dispositifs sur silicon‑on‑insulator (SOI), avec une topologie d'anneaux de garde dédiée ou des procédés durcis réduisent significativement la probabilité de SEL ; à basses températures ou sous polarisation modifiée, les seuils de déclenchement et les courants de maintien changent et modifient le comportement SEL.

Limite

Clairement inclus : un thyristor parasitaire p‑n‑p‑n en CMOS bulk entre en conduction soutenue après une frappe particulaire, aspirant un courant de latch‑up entre VDD et la masse. Cas limite : une surintensité transitoire d'origine externe mimant un SEL sans conduction thyristorique interne. Clairement exclu : flips logiques transitoires (SEU) ou effets paramétriques lents dus au TID.

Tension sémantique

Compromis entre l'intégration/miniaturisation des procédés CMOS (qui peut augmenter le couplage parasitaire) et les choix de procédé/topologie (SOI, anneaux de garde) qui réduisent la sensibilité au SEL au prix de coût ou de performance.

Synthèse

Le SEL est un phénomène de conduction auto‑entretenue au niveau du dispositif et du domaine d'alimentation, distinct des upsets logiques : le gérer efficacement exige des protections matérielles et opérationnelles (surveillance de courant, coupure rapide, durcissement process/layout) plutôt que de simples solutions logicielles ou ECC.