Un estado de conducción de baja impedancia y autosostenido en circuitos integrados CMOS producido por la activación de transistores parasitarios p‑n‑p y n‑p‑n (un tiristor o SCR parasitario) que crea una ruta de corriente entre las líneas de alimentación; se desencadena por inyección de carga o sobretensión y persiste hasta que se interrumpe o limita la corriente, pudiendo causar daños térmicos o fallo del dispositivo.

Principio

La geometría del proceso CMOS genera regiones dopadas p y n adyacentes que forman pares de transistores parasitarios complementarios; cuando estos transistores parasitarios se polarizan en directa se produce retroalimentación positiva que bloquea el circuito en un estado conductor tipo SCR — la prevención se basa en el diseño de disposición (guard rings, conexiones de pozo), la dopación y las elecciones de proceso, y en la limitación de corriente más que en el filtrado transitorio exclusivo.

Demostración

Escenario ilustrativo — Situación: un pin de entrada de un dispositivo CMOS en sustrato masivo sufre un pulso ESD que inyecta carga en el sustrato. Reconocimiento: la corriente de alimentación aumenta drásticamente y permanece alta mientras la funcionalidad se detiene. Acción: se corta la alimentación o actúa un limitador de corriente. Consecuencia: si la corriente persiste, el calentamiento localizado puede dañar uniones o metallización; con un diseño de disposición y ties de sustrato adecuados la transitoria se deriva y se evita el latch‑up.

Aplicación incorrecta

Confundir latch‑up con un upset transitorio no destructivo (p. ej. single‑event upset) o asumir que la existencia de diodos de protección ESD elimina el riesgo de latch‑up; el error semántico es no reconocer que latch‑up es una conducción SCR parasitaria sostenida que requiere considerar sustrato y gestión de corriente.

Consecuencia

Un latch‑up no detectado puede provocar fallo catastrófico del dispositivo, calentamiento descontrolado y fallos a nivel de sistema; tratar el latch‑up afecta la selección de proceso, el diseño del die, la protección de E/S y las estrategias de limitación de corriente del sistema y puede imponer compensaciones en rendimiento o área.

Inversión

Las tecnologías que aíslan dispositivos del sustrato (p. ej. SOI) o que emplean wells profundos y sustratos con conexiones numerosas reducen o eliminan en gran medida la susceptibilidad al latch‑up; además, diseños con limitación de corriente robusta pueden hacer que un evento de latch no sea destructivo, aunque la funcionalidad quede interrumpida.

Límite

Claramente dentro: dispositivos CMOS en bulk donde estructuras parasitarias pnp y npn pueden formar un tiristor interno entre VDD y VSS. Caso límite: wells parcialmente aislados con algunas conexiones de sustrato — el riesgo de latch‑up se reduce pero depende del diseño y de la severidad de las transitorias. Claramente fuera: circuitos discretos intencionalmente diseñados como tiristores o dispositivos SOI bien aislados donde la trayectoria SCR parasitaria está ausente o es despreciable.

Tensión semántica

Densidad/Rendimiento versus Robustez — la miniaturización agresiva y el diseño de alta densidad mejoran el rendimiento y la integración pero pueden aumentar la susceptibilidad al latch‑up salvo que se compense con aislamiento de proceso o prácticas de diseño, creando una compensación entre miniaturización e inmunidad al latch‑up.

Síntesis

Latch‑up es un modo de conducción parasitario de retroalimentación positiva; su mitigación eficaz requiere decisiones coordinadas en proceso, diseño y protección del sistema, y no puede depender de un único elemento protector.