Un état de conduction auto‑entretenu à faible impédance dans des circuits intégrés CMOS provoqué par l’activation de transistors parasitaires p‑n‑p et n‑p‑n (une thyristor parasitaire ou SCR) qui crée un chemin de courant entre les rails d’alimentation ; il est déclenché par injection de charge ou surtension et persiste tant que le courant n’est pas supprimé ou limité, pouvant causer des dommages thermiques ou la défaillance du composant.

Principe

La géométrie du procédé CMOS crée des régions dopées p et n adjacentes formant des paires de transistors parasitaires complémentaires ; lorsque ces transistors parasitaires deviennent en polarisation directe, ils établissent un retour positif qui verouille le circuit dans un état conducteur de type SCR — la prévention repose sur le placement (anneaux de garde, liaisons de puits), le dopage et les choix de procédé, ainsi que sur la limitation de courant plutôt que sur le seul filtrage des transitoires.

Démonstration

Scénario illustratif — Situation : une broche d’entrée d’un dispositif CMOS en substrat massif subit une impulsion ESD qui injecte de la charge dans le substrat. Reconnaissance : le courant d’alimentation augmente fortement et reste élevé tandis que la fonctionnalité cesse. Action : la mise hors tension ou l’intervention d’un limiteur de courant. Conséquence : si le courant persiste, l’échauffement local peut endommager les jonctions ou la métallisation ; avec un agencement convenable et des liaisons de substrat, la transitoire est dérivée et le verrouillage évité.

Mauvaise application

Confondre le latch‑up avec des perturbations transitoires non destructives (ex. upset par événement unique) ou considérer que la présence de diodes de protection ESD supprime le risque de latch‑up ; l’erreur sémantique est de ne pas reconnaître que le latch‑up est une conduction SCR parasitaire soutenue nécessitant des considérations de substrat et de gestion du courant.

Conséquence

Un latch‑up non détecté peut conduire à une défaillance matérielle catastrophique, à une surchauffe en chaîne et à des défauts au niveau du système ; la prise en compte du latch‑up influe sur le choix du procédé, la topologie de la puce, la conception de la protection d’E/S et les stratégies de limitation de courant, et peut entraîner des compromis de performance ou d’usage de surface.

Inversion

Les technologies qui isolent les dispositifs du substrat (p. ex. SOI) ou qui utilisent des puits profonds et des liaisons de substrat fortement implantées réduisent grandement ou éliminent la susceptibilité au latch‑up ; de plus, des conceptions intégrant une limitation robuste du courant peuvent rendre un événement de latch non destructif, bien que la fonctionnalité soit toujours interrompue.

Limite

Clairement inclus : dispositifs CMOS en substrat massif où des structures pnp et npn parasitaires peuvent former un thyristor interne entre VDD et VSS. Cas limite : puits partiellement isolés avec quelques liaisons de substrat — le risque de latch est réduit mais dépend de la topologie et de la sévérité des transitoires. Clairement exclu : circuits discrets conçus volontairement comme thyristors ou dispositifs SOI bien isolés où le chemin SCR parasitaire est absent ou négligeable.

Tension sémantique

Densité/Performance versus Robustesse — la miniaturisation et les placements à haute densité améliorent la performance et l’intégration mais peuvent accroître la susceptibilité au latch‑up sauf si des isolations de procédé ou des pratiques de placement compensent, imposant un compromis entre miniaturisation et immunité au latch‑up.

Synthèse

Le latch‑up est un mode de conduction parasitaire à rétroaction positive inhérent à certaines structures ; sa mitigation efficace exige des choix coordonnés au niveau du procédé, du placement et de la protection système plutôt que de compter sur un seul élément protecteur.